🚀 nand2tetris_fpga

Implémentation FPGA du projet Nand2Tetris – Une exploration matérielle du fonctionnement interne des ordinateurs.

📝 Présentation

Ce projet est une implémentation FPGA du célèbre cours Nand2Tetris, qui enseigne la construction d'un ordinateur à partir de portes NAND. L'objectif est d'implémenter l'architecture complète en VHDL, permettant l'exécution de code écrit en langage machine Hack sur un FPGA.

L'approche suit une démarche full TDD (Test-Driven Development) et met l'accent sur l'optimisation et la fidélité à l'architecture définie dans le cours original.

🎯 Objectifs du projet

Implémenter chaque composant du CPU Hack en VHDL.
Tester chaque module individuellement via Testbenches.
Synthétiser l'architecture complète pour une implémentation FPGA.
Explorer les contraintes et optimisations possibles sur FPGA.

🔥 Fonctionnalités

✅ Portes logiques de base (NAND, AND, OR, XOR, NOT)
✅ Circuits combinatoires et séquentiels (ALU, registres, multiplexeurs)
✅ Implémentation complète du CPU Hack
✅ Mémoire RAM et ROM accessibles sur FPGA
✅ Gestion du clavier et affichage via un écran VGA (en cours)
✅ Testbenches pour valider chaque composant

🚀 Installation et Simulation

📦 Prérequis

GHDL : Pour la simulation VHDL
GTKWave : Pour la visualisation des signaux
Vivado/Quartus : Pour la synthèse sur FPGA
Make : Pour automatiser le processus

🛠️ Simulation avec GHDL

Cloner le repo

git clone https://github.com/kdridi/nand2tetris_fpga.git
cd nand2tetris_fpga

Compiler et exécuter un testbench
```
make all
```
Visualiser les signaux avec GTKWave
```
gtkwave my_alu.ghw
```

🔧 Synthèse et Déploiement sur FPGA

Ouvrir le projet dans Vivado/Quartus
Compiler et générer le bitstream
Flasher le FPGA et tester l'exécution du CPU Hack !

📜 Références

📘 Nand2Tetris - Site officiel

🤝 Contribuer

Les contributions sont les bienvenues ! Si tu veux ajouter une amélioration, n'hésite pas à ouvrir une issue ou à proposer un pull request.

🧑‍💻 Auteur

Développé avec ❤️ par kdridi. N'hésite pas à ⭐ le repo si tu apprécies le projet ! 🚀

Name		Name	Last commit message	Last commit date
Latest commit History 52 Commits
.github/workflows		.github/workflows
docs		docs
.clang-format		.clang-format
.gitignore		.gitignore
LICENSE		LICENSE
Makefile		Makefile
README.md		README.md
my_add16.vhdl		my_add16.vhdl
my_add16_testbench.vhdl		my_add16_testbench.vhdl
my_add16_testbench_generator.c		my_add16_testbench_generator.c
my_alu.vhdl		my_alu.vhdl
my_alu_testbench.vhdl		my_alu_testbench.vhdl
my_alu_testbench_generator.c		my_alu_testbench_generator.c
my_and.vhdl		my_and.vhdl
my_and16.vhdl		my_and16.vhdl
my_and16_testbench.vhdl		my_and16_testbench.vhdl
my_and16_testbench_generator.c		my_and16_testbench_generator.c
my_and_testbench.vhdl		my_and_testbench.vhdl
my_bit.vhdl		my_bit.vhdl
my_bit_testbench.vhdl		my_bit_testbench.vhdl
my_bit_testbench_generator.c		my_bit_testbench_generator.c
my_dff.vhdl		my_dff.vhdl
my_dff_testbench.vhdl		my_dff_testbench.vhdl
my_dmux.vhdl		my_dmux.vhdl
my_dmux16.vhdl		my_dmux16.vhdl
my_dmux16_testbench.vhdl		my_dmux16_testbench.vhdl
my_dmux16_testbench_generator.c		my_dmux16_testbench_generator.c
my_dmux4way.vhdl		my_dmux4way.vhdl
my_dmux4way16.vhdl		my_dmux4way16.vhdl
my_dmux4way16_testbench.vhdl		my_dmux4way16_testbench.vhdl
my_dmux4way16_testbench_generator.c		my_dmux4way16_testbench_generator.c
my_dmux4way_testbench.vhdl		my_dmux4way_testbench.vhdl
my_dmux4way_testbench_generator.c		my_dmux4way_testbench_generator.c
my_dmux8way.vhdl		my_dmux8way.vhdl
my_dmux8way16.vhdl		my_dmux8way16.vhdl
my_dmux8way16_testbench.vhdl		my_dmux8way16_testbench.vhdl
my_dmux8way16_testbench_generator.c		my_dmux8way16_testbench_generator.c
my_dmux8way_testbench.vhdl		my_dmux8way_testbench.vhdl
my_dmux8way_testbench_generator.c		my_dmux8way_testbench_generator.c
my_dmux_testbench.vhdl		my_dmux_testbench.vhdl
my_full_adder.vhdl		my_full_adder.vhdl
my_full_adder_testbench.vhdl		my_full_adder_testbench.vhdl
my_half_adder.vhdl		my_half_adder.vhdl
my_half_adder_testbench.vhdl		my_half_adder_testbench.vhdl
my_inc16.vhdl		my_inc16.vhdl
my_inc16_testbench.vhdl		my_inc16_testbench.vhdl
my_inc16_testbench_generator.c		my_inc16_testbench_generator.c
my_mux.vhdl		my_mux.vhdl
my_mux16.vhdl		my_mux16.vhdl
my_mux16_testbench.vhdl		my_mux16_testbench.vhdl
my_mux16_testbench_generator.c		my_mux16_testbench_generator.c
my_mux4way16.vhdl		my_mux4way16.vhdl
my_mux4way16_testbench.vhdl		my_mux4way16_testbench.vhdl
my_mux4way16_testbench_generator.c		my_mux4way16_testbench_generator.c
my_mux8way16.vhdl		my_mux8way16.vhdl
my_mux8way16_testbench.vhdl		my_mux8way16_testbench.vhdl
my_mux8way16_testbench_generator.c		my_mux8way16_testbench_generator.c
my_mux_testbench.vhdl		my_mux_testbench.vhdl
my_nand.vhdl		my_nand.vhdl
my_nand_testbench.vhdl		my_nand_testbench.vhdl
my_not.vhdl		my_not.vhdl
my_not16.vhdl		my_not16.vhdl
my_not16_testbench.vhdl		my_not16_testbench.vhdl
my_not16_testbench_generator.c		my_not16_testbench_generator.c
my_not_testbench.vhdl		my_not_testbench.vhdl
my_or.vhdl		my_or.vhdl
my_or16.vhdl		my_or16.vhdl
my_or16_testbench.vhdl		my_or16_testbench.vhdl
my_or16_testbench_generator.c		my_or16_testbench_generator.c
my_or8way.vhdl		my_or8way.vhdl
my_or8way_testbench.vhdl		my_or8way_testbench.vhdl
my_or8way_testbench_generator.c		my_or8way_testbench_generator.c
my_or_testbench.vhdl		my_or_testbench.vhdl
my_pc.vhdl		my_pc.vhdl
my_pc_testbench.vhdl		my_pc_testbench.vhdl
my_pc_testbench_generator.c		my_pc_testbench_generator.c
my_ram16k.vhdl		my_ram16k.vhdl
my_ram4k.vhdl		my_ram4k.vhdl
my_ram512.vhdl		my_ram512.vhdl
my_ram512_testbench.vhdl		my_ram512_testbench.vhdl
my_ram512_testbench_generator.c		my_ram512_testbench_generator.c
my_ram64.vhdl		my_ram64.vhdl
my_ram64_testbench.vhdl		my_ram64_testbench.vhdl
my_ram64_testbench_generator.c		my_ram64_testbench_generator.c
my_ram8.vhdl		my_ram8.vhdl
my_ram8_testbench.vhdl		my_ram8_testbench.vhdl
my_ram8_testbench_generator.c		my_ram8_testbench_generator.c
my_register.vhdl		my_register.vhdl
my_register_testbench.vhdl		my_register_testbench.vhdl
my_register_testbench_generator.c		my_register_testbench_generator.c
my_xor.vhdl		my_xor.vhdl
my_xor16.vhdl		my_xor16.vhdl
my_xor16_testbench.vhdl		my_xor16_testbench.vhdl
my_xor16_testbench_generator.c		my_xor16_testbench_generator.c
my_xor_testbench.vhdl		my_xor_testbench.vhdl

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